訊號邊緣

數碼訊號可以用方波來表示，圖中紅色的豎線表示信號邊緣。理論上，高低电平的轉變是不需要瞬間完成的，而實際上，信號邊緣並不與時間軸垂直，即有一定的延遲。

在電子學中，訊號邊緣（英語：signal edge），或稱訊號邊沿，是數碼訊號在兩種邏輯电平（0或1）之間狀態的轉變。由於數碼訊號电平由方波來表示，因此這種狀態的變化被稱為「邊緣」。

訊號的一個上升沿（rising edge）是數碼訊號從低电平向高电平的轉變。當接入的時脈訊號由低电平向高电平轉變時，正反器電路被觸發，而當接入的時脈訊號從高电平向低电平轉變時，這種轉變則被正反器電路忽略，那麼我們稱這個正反器電路為上升沿觸發的（rising edge-triggered）。

與上升沿對應的概念為下降沿（falling edge），它是指數碼訊號從高电平向低电平的轉變。當接入的時脈訊號由高电平向低电平轉變時，正反器電路被觸發，而當接入的時脈訊號從低电平向高电平轉變時，這種轉變則被正反器電路忽略，那麼我們稱這個觸發電路為下降沿觸發的（falling edge-triggered）。

訊號邊緣可以被用來觸發時序控制，在時間脈衝上升沿或下降沿觸發的T正反器就是一個典型的例子，這類正反器並不是通常的电平敏感，而是訊號邊緣敏感。此外，在硬件描述語言中，使用Verilog自定義原語（user defined primitives）時，上升沿、下降沿分別以(01)、(10)表示，也可以用縮寫字母r、f表示。

參考文獻

• 鄧元慶、關宇、賈鵬、石會. 数字设计基础与应用. 北京: 清華大學出版社. ISBN 978-7-302-21406-9. 
• Samir Palnitkar. Verilog HDL: A Guilde to Digital Design and Synthesis. 電子工業出版社. ISBN 7-121-00468-2. 

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• 正反器