電源完整性
提示：此條目頁的主題不是電路完整性。電源完整性（Power integrity）簡稱PI，是確認電源來源及目的端的電壓及電流是否符合需求。電源完整性在現今的電子產品中相當重要。有幾個有關電源完整性的層面：晶片層面、晶片封裝層面、電路板層面及系統層面。在電路板層面的電源完整性要達到以下三個需求[1]:615：
- 使晶片引腳的電壓漣波比規格要小一些（例如電壓和1V之間的誤差小於+/-50 mV）
- 控制接地反彈（也稱為同步切換雜訊SSN、同步切換輸出SSO）
- 降低電磁干擾（EMI）並且維持電磁兼容性（EMC）：電源分佈網絡（PDN）是電路板上最大型的導體，因此也是最容易發射及接收雜訊的天線。
- 在大電流的負載維持適當的直流電壓。現代的處理器或是現場可程式邏輯門陣列（FPGA）可以在小於1 V的電源軌提供1–100 A的電流，其電壓裕度在數十mV[2][3]。電源分佈網絡上允許的直流電壓降很小。
電源分佈網絡
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電源分佈網絡（power distribution network）是指從電源經過印刷電路板（PCB）以及集成電路封裝到裸晶的電流路徑[4]，其作用是在小電壓降的要求下，傳送電力到裸晶，而且因為裸晶動態電流產生的漣波電壓也要很小。若從VRM（電壓調節模組）到集成電路的平面或是電源路徑上的電阻太大，就會有直流電壓降。這可以用提昇電壓調節模組的電壓來改善，或是增加集成電路端的電源回授信號。
動態電流一般是因為電晶體開關所造成，一般是因為時脈信號所引發的。動態電流可能會比集成電路的靜態電流（內部漏電流）要大很多。電流的快速變化可能會拉低電壓軌上的電壓，或是使其產生電壓突波。此電流變化要比電壓調節模組的反應要快很多。切換電流需要透過去耦電容來改善。
雜訊或是電壓漣波會因為其頻率不同，有不同的處理方式。最高頻的需在裸晶上處理，透過裸晶上的雜散耦合以及金屬板之間的電容耦合來去耦。頻率在100 MHz以上的訊號需要在封裝上處理，利用封裝上的電容處理。頻率在100 MHz以下的雜訊會用電路板的平面電容以及去耦電容來處理。用在不同頻段的電容器其種類、容值以及尺寸都有不同。因此需要使用不同尺寸的多個電容，讓電源分佈網絡在寬頻率範圍下都有低阻抗[5]。
電容器的尺寸會影響其雜散電感。雜散電感會在特定頻率產生阻抗突波，一般來說尺寸較小的電容器會比較好。電容的擺放位置重要性會依其頻率範圍而不同。容值越小的電容需要最接近裸晶，以減少交流電流迴路面積。若是microfarad等級的電容器，其位置就比較不受限制[6]。
相關條目
[編輯]參考資料
[編輯]- ^ Bogatin, Eric. Signal and Power Integrity - Simplified. Pearson Education. 13 July 2009. ISBN 978-0-13-703503-8.
- ^ Simulating FPGA Power Integrity Using S-Parameter Models (PDF). Xilinx. [2018-03-18]. （原始內容存檔 (PDF)於2022-03-02）.
- ^ Virtex-7 T and XT FPGAs Data Sheet: DC and AC Switching Characteristics (PDF). Xilinx. [2018-03-18]. （原始內容存檔 (PDF)於2022-03-15）.
- ^ Fundamentals of Signal and Power Integrity (PDF). Christian Schuster. [2018-03-18]. （原始內容存檔 (PDF)於2022-10-02）.
- ^ Effective Power/Ground Plane Decoupling for PCB (PDF). IBM. [2018-03-18]. （原始內容存檔 (PDF)於2024-03-27）.
- ^ Introduction to Power Integrity (PDF). PICOTEST, Keysight. [2018-03-18]. （原始內容存檔 (PDF)於2024-03-27）.